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In mwdwinformatica ed mweaelettronica una mweqSRAM (mwegacronimo dell'mwewinglese mwfastatic random-access memory, mwfqlett. "memoria ad accesso casuale statica") è un tipo di mwfgRAM che non necessita di mwfwmwgamemory refresh. I banchi di memoria SRAM consentono di mantenere le informazioni per un tempo teoricamente infinito, hanno bassi tempi di lettura e bassi consumi, specialmente in condizioni statiche. La necessità di usare molti componenti per cella le rende però più costose delle mwgqDRAM.

• Descrizione

• Confronto tra RAM statica e RAM dinamica

• Voci correlate

• Altri progetti

• Collegamenti esterni

Le celle di una SRAM sono costituite da un circuito mwhqretroazionato formato da due mwhginvertitori logici le cui uscite sono collegate alle due estremità alle linee dei dati tramite due mwhwtransistor detti porte di trasmissione. Le singole coppie di porte di trasmissione vengono abilitate a seconda della cella su cui deve essere effettuata la lettura o scrittura. Vengono resi disponibili sia il mwiabit memorizzato che la sua negazione per un migliore controllo dei mwiqmargini di rumore.

Sono solitamente usate per le memorie mwiwcache, dove elevate velocità e ridotti consumi sono caratteristiche fondamentali.

Sia le RAM statiche che quelle dinamiche sono volatili nel senso che, per conservare i valori dei bit, è necessaria un’alimentazione continua. Una cella di memoria dinamica è più semplice e più piccola di una cella di memoria statica. Dunque le mwkaDRAM sono più dense e meno costose a parità di capacità nonostante la presenza di ulteriore circuiteria, necessaria e sufficiente, per il refresh periodico della RAM. Per memorie grandi il costo di questi circuiti è più che compensato dal costo inferiore della singola cella. Dunque le DRAM tendono ad essere favorite laddove si abbisogna di grandi capacità. In sostanza le SRAM sono più veloci delle DRAM.

La famiglia delle memorie SRAM può essere poi suddivisa in:

• mwlaasync SRAM (SRAM asincrona): lavora in modo asincrono rispetto al mwlqclock della mwlgCPU, ciò comporta degli stati di attesa della mwlwCPU (wait state) per l'accesso, viene utilizzata come cache di secondo livello;

• mwmqsync SRAM (SRAM sincrona): lavora in sincronia con il mwmgclock della mwmwCPU, si hanno quindi dei tempi di attesa ridotti (o annullati);

• mwnqmwngpipeline Burst SRAM: è ottimizzata per trasferimenti di pacchetti (burst) di dati.

• mwogMemoria (informatica)

• mwpaDRAM

Altri progetti

• Wikimedia Commons

• Wikimedia Commons contiene immagini o altri file sulla SRAM

• citerefbritannica-com(EN) static random access memory, su Enciclopedia Britannica, Encyclopædia Britannica, Inc.